经过生产验证的，复杂的半导体IP核

半导体电路设计IP及配套交付件

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EtherCAT Slave IP

概述和功能介绍

EtherCAT Slave IP符合EtherCAT标准规范ETG. 1000 S (R) V1.0.4标准。这个IP具有兼容性，为各类低成本设备提供了一个简单的接口。 EtherCAT SlaveIP已在FPGA环境中通过硅验证。此外，这个IP还可以支持多种主机总线接口，能够方便地采用到任何设计体系的结构中—— AHB, AHB-Lite, APB, AXI, AXI-Lite, Tilelink, OCP, VCI, Avalon, PLB, Wishbone或自定义协议等。.

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功能描述

  • 支持ETG.1000 S (R) V1.0.4规范。

  • 8•SYNC Manager

  • 8 FMMU's

  • 8kB过程数据RAM储存

  • 64位分布式时钟

  • 根据应用程序连接SPI/I2C/UART接口

  • MAC符合IEEE标准的802.3.2018规范

  • 支持以太网框架内的以太网框架

  • 支持所有类型的EtherCAT数据帧

  • 支持标准的TCP-IP和UDP-IP协议

  • 支持全双工传输

  • 支持同步管理器和邮箱

  • 支持现场总线内存管理单元

  • 支持使用以太网的帧检查序列的错误检测

  • 支持以太网PHY的MII和RMII接口

  • 支持符合ETG.7000.2 V1.0.6规范要求的一致性测试

  • 根据规范提供详细的统计数据

  • 支持MDIO（第22条和第45条）接口

  • 完全可合成

  • 静态同步设计

  • 正边时钟，没有内部三态

  • 扫描测试准备就绪

  • 简单的接口允许方便地连接到微处理器/微控制器设备。

优势

  • 提供单个站点的授权许可，供给在单个站点中进行设计的公司选择

  • 提供多站点的授权许可，供给在多个站点中进行设计的公司选择。

  • 单次的设计授权，供给在单个FPGA位流和ASIC中设计的客户选择。

  • 无限次数的设计授权，供给需要在无限数量的FPGA位流和ASIC设计的客户需要

交付件

  • EtherCAT接口可以以源代码和网表的形式提供给客户。

  • 源代码可以以Verilog语言格式的文本提供给客户，如果客户需要VHDL，SystemC语言格式的文本也可以提供

  • 容易使用的Verilog测试环境及Verilog语言编写的测试用例

  • Lint、CDC、综合、仿真脚本以及配套的Waiver文件

  • 根据IP-XACT RDL生成的地址映射

  • 固件代码和Linux驱动程序包

  • 交付文档包括用户指南和版本手册

 
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