概述和功能介绍

这个PCIE 4.0 SERDES PHY IP符合PIPE 4.4接口规范，外围组件互连快速（PCIe）PHY Gen4 PHY IP符合PCIe 4.0基本规范,提供额外的PLL控制、参考时钟控制和内置电源门控来降低功耗。此外，低功耗模式可进行客制化设计，这个PHY IP广泛适用于具有不同功耗限制的各种场景.

功能描述

• 符合PCIe 4.0基本规范
• 符合PIPE 4.4规范
• 支持的数据传输速率：2.5 GT/s、5.0 GT/s、8.0 GT/s和16.0 GT/s
• 支持的x4物理车道宽度
• 支持的并行接口：16位和32位
• 支持的输入参考时钟： 100 MHz
• 支持为SRIS的输入晶体时钟： 25 MHz
• 支持并行接口数据时钟：62.5 MHz、125 MHz、250 MHz、500MHz
• 支持低功率运行，具有P1/P2/L1 PM电源状态下的可配置设置。子状态：PLL控制、参考时钟控制和嵌入式电源门控控制
• TSMC 28nm HPCP 1P9M4X2Y2R（HVT/LVT/EHVT/SVT）工艺
• 工作电压： 0.9V、0.95V、1.2V、1.8V
• Wire-bond
• 通过内端模拟和外部环回接口以及远端通过低成本内置自测试（BIST）提供强大的可测试性。

交付件

• 应用程序说明/用户手册
• 行为模型和受保护的RTL代码
• 受保护的帖子布局网表和
• 标准延迟格式（SDF）
• Synopsys库（LIB）
• LEF
• 金属GDS（GDSII）
• 测试模式和测试文档