PHY组合包括符合SATA 3.0规范的串行ATA（SATA）、符合支持PIPE接口规范的PCIe 2.0基本规范的外围组件互连高速（PCIe）以及符合USB 3.0、USB 2.0（USB高速和全速）的通用串行总线（USB）。结合诸如PLL控制、参考时钟控制和内置功率门控控制之类的附加功能可减少功率使用。此外，由于上述可定制的低功率模式设置，PHY适用于具有不同功耗需求的各种情况。
兼容PCIe/USB3/SATA基本规范
完全兼容PIPE3.1接口规范
数据速率可配置为1.5G/2.5G/5G/5G/6G，适用于不同的应用
启用编码/解码时，支持16位或32位并行接口
当绕过编码/解码时，支持20位并行接口
支持灵活的参考时钟频率
在PCIe模式下支持100MHz差分参考时钟输入或输出（SSC可选）
支持从5000ppm到0ppm的扩频时钟（SSC）生成和接收
支持可编程传输幅度和去加重
支持PCIe和USB3.0模式下的TX检测RX功能
支持PCIe模式下的信标信号生成和检测
支持USB3.0模式下的低频周期信号（LFPS）生成和检测
支持SATA模式下的COMWAKE、COMINIT和COMRESET（OOB）生成和检测
支持L1子状态电源管理
在SATA操作模式下支持RX低延迟模式
支持环回BERT和多模式BIST模式
HPC Plus 0.9V/1.8V 1P8M
ESD：HBM/MM/CDM/闭锁2000V/200V/500V/100mA
硅在台积电22ULP中得到验证
可交付成果
具有层分配的GDSII物理布局表示
LEF格式的布局和布线表示
Liberty格式的时序和功率模型库
Verilog语言的功能仿真模型
集成到电路连接数据中的SDF定时规范
成功布局实施和合规性指南
确认布局示意图和规则一致性的验证报告
应用
个人电脑
电视
数据存储
多媒体设备
记录器
移动设备
