概述和功能介绍

USB 3.1Type-C PHY IP是高性能的高速SERDES IP，适用于在低功耗模式下执行高带宽数据通信的芯片。USB 3.1Type-C PHY IP是专为USB 3.1应用程序设计。USB 3.1Type-C PHY IP是仅执行序列化、序列化和反序列化的模拟IP，可提供专用PCS，搭配配套的PHY能够部署不同的应用功能，包括弹性缓冲、争夺/去加密、数据编码/解码、PRBS生成/检查、寄存器控制和测试。PCS可以根据客户的要求作为硬宏或软宏提供，PCS的规范单独提供，PHY功能能够在NC-Verilog模拟软件中使用用Verilog HDL编写的测试台进行验证。
 

功能描述

• 支持半速率模式（5Gbps）和全速率模式（10Gbps）
• 支持最大+/-7000ppm的输入频率偏移量
• 32位/40位可选并行数据总线
• 可编程发射幅度
• 3个水龙头/2个水龙头，可选的FFE
• 接收器CTLE和一键式透视图DFE
• 使用PRBS7/31模式生成构建自测试和生产测试检查器
• 集成模端电阻
• 支持接收器检测
• 支持LFPS信号的生成和检测
• 支持扩频时钟的生成和接收
• 柔性参考时钟频率
• 不需要任何外部组件
• ESD: HBM/MM/CDM/Latch Up2000V/200V/500V/100mA
• 金属层：M1~M7+RDL
• 芯电压：1.1V
• IO电压：3.3V
• 在TSMC 55ULP工艺中通过硅验证

交付件

• Verilog行为模型
• Netlist和SDF定时
• 布局指南，应用程序说明
• LVS/DRC验证报告