概述和功能介绍

这个PHY IP的低压差分信号（LVDS）发射器，这个IP有20条通道（4 x 4D1C）的LVDS驱动器，每通道1.5Gbps的数据速率。串行和并行数据在LVDS模式下分为4个通道；并行数据的每个通道的宽度为7bit。此外，这个设计有一个25MHz至150MHz的输入时钟。串行器完全内部化，不需要任何额外部件。电路模块化构建，能够轻松移植到客户指定晶圆厂的工艺节点

功能描述

• LVDS兼容的Tx

• 数据被分成4组，每组包含4个数据

• 单个时钟通道 每个车道/组可以单独打开/关闭 数据/时钟可以分配给组内任何车道

• 每个差分信号通道的极性都可以翻转

• 支持从168Mbps到1.5Gbps的数据速率

• 支持减少摆动模式

• X7倍增器PLL用于生成串行时钟

• 可配置的模拟特性

• PLL环路滤波器

• PLL VCO增益

• 差分电压 共模电压

• 预加重强度

• 在GF 65/55nm LPe工艺中通过硅验证

交付件

• 数据表

• 集成指南

• GDSII或幻影

• GDSII层映射表

• 用于LVS的CDL网络列表

• LEF Verilog行为模型

• 自由时序模型DRC/LVS/ERC结果