概述和功能介绍

多协议 SerDes PHY 符合 PCIe 2.0 基本规范并支持 PIPE 接口规范的外围组件，能够与PCIe、符合 USB 3.0 的通用串行总线 （USB）及符合 SATA 3.0 规范的 USB 2.0（USB 高速和全速）和串行 ATA （SATA）相连接。通过额外的PLL控制、参考时钟控制和嵌入式电源门控控制，实现低功耗。此外，低功耗模式设置是可配置的，这个PHY IP广泛适用于不同功耗考虑下的各种场景。这个设计在SMIC 28nm工艺节点通过硅验证

功能描述

• 通用的SERDESIP，工作频率从1Gbps到12.5 Gbps
• 兼容 PCIe/USB3/SATA 基本规范
• 支持40位/32位/20位/16位并行接口
• 支持 PCIe2（5.0Gbps）、USB3.0（5.0Gbps） 和 SATA3（6.0Gbps）的传输速率
• PCIe向后兼容 ，传输速率2.5Gbps
• SATA接口向后兼容 ，传输速率 1.5Gbps、3.0Gbps
• 支持灵活的参考时钟频率
• 在 PCIe 模式下支持 100MHz 差分参考时钟输入或输出（可选使用 SSC
• 支持扩频时钟 （SSC） 生成和接收范围为 -5000ppm 至 0ppm
• 支持可编程发射幅度和去加重
• 支持PCIe和USB3.0模式下的TX检测RX功能
• 支持USB模式下的LFPS信号生成和检测
• 支持USB3.0模式下的低频周期信令（LFPS）生成和检测
• 通过高覆盖率高速 BIST 和环回优化生产测试支持
• 集成片上端接电阻器和 IO 焊盘/凸块
• 嵌入式初级和次级ESD保护
• 静电放电： HBM/MM/CDM/闩锁 2000V/200V/500V/100mA
• SMIC 28SF工艺节点通过硅验证

交付件

• GDSII & 图层地图
• 放置路径视图 （.莱夫）
• 自由图书馆 （.lib）
• Verilog 行为模型
• 网表和SDF时序
• 布局指南、应用说明
• LVS/DRC 验证报告

应用领域

• 电视/机顶盒
• 汽车
• 医疗器械
• 多媒体/娱乐设备
• 其他消费电子领域产品