概述和功能介绍

这个 PHY IP 符合USB 3.2 Gen1 和 Gen2规范，提供完整的片上物理收发器解决方案，包含内置抖动注入、集成自检模块和静电放电 （ESD） 保护等功能。这个 USB 3.2 Gen2 PHY IP 可用作主机或设备，并能够集成到USB 3.2 Gen2 收发器中。这个PHY IP 支持Gen1规范定义的 5Gbps 数据速率以及Gen2规范定义的 10Gbps 传输速率，此外还集成了混合信号电路。

功能描述

• 支持 PHY 接口 （PIPE4.3） 为 USB3 MAC层提供多个 IP 源
• 支持 5.0Gbps 和 10Gbps 串行数据传输速率
• 支持 16 位或 32 位并行接口
• 能够从串行流恢复数据和时钟
• 支持 8b/10b 编码器/解码器（第 1 代）、128/132 编码器/解码器（第 2 代）和错误指示
• 可调 接收器检测，以检测更糟糕的电缆
• 低频周期 信令 （LFPS） 发送和接收
• 支持 SSCG 功能，通过可调下扩振幅降低 EMI 影响
• 可选择 TX 裕量、TX 去加重和信号摆幅值
• 内置自检，带内部环回测试选项
• 可编程 模拟 电路参数调整和内部测试控制
• 符合 USB3.2 Gen2 基本规范
• 在UMC 28HPC工艺中通过硅验证

交付件

• GDSII & 图层地图
• 放置路径视图 （.LEF）
• Liberty library (.lib)
• Verilog 行为模型
• 网表和SDF时序
• 布局指南、应用说明
• LVS/DRC 验证报告
• 测试模式和测试文档