概述和功能介绍

SAE J2716控制器接口与SENT SAE J2716同步串行接口完全兼容，并符合SAEJ2716-2016规范。这个IP提供了一个简单的接口，适用于广泛的低成本设备。SAE J1850接口IP已经在FPGA环境中进行了验证。SAE J2716的主机接口可以支持多种协议，如AMBA APB、AMBA AHB、AMBA AXI、VCI、OCP、Avalon、PLB、Tilelink, Wishbone或自定义协议。SAE J2716控制器IP支持Verilog和VHDL语言。

功能描述

• 支持发送规范SAEJ27162016年4月

• 支持所有类型的帧接收短串行消息格式增强的串行消息格式

• 增强的串行消息格式支持两种不同的配置：12位数据和8位消息ID、16位数据和4位消息ID

• 支持可编程时钟运行频率

• 支持可编程长度的最小脉冲周期最小脉冲周期12时钟节拍最大脉冲脉冲周期27时钟节拍

• 支持暂停脉冲特性，最小长度- 12个时钟滴答，最大长度- 768个时钟滴答

• 同时支持4位CRC和6位CRC

• 支持所有类型的错误检测校准错误短串行启动位错误唯一的模式错误切割最小长度错误切割最大长度错误CRC错误暂停长度错误

• 支持发送数据帧格式212位快速通道（6数据切割）一个12位快速通道（3数据分段）高速与一个12位快速通道（4数据分段，仅使用值0-7）安全传感器12位快速通道1和安全传感器信息快速通道2 (6数据切割）单传感器12位快速通道1（6数据切割）两个快速通道14位快速通道1和10位快速通道2 (6数据切割）两个快速通道16位快速通道1和8位快速通道2 (6数据分段）

• 支持中断为每个错误检测和完成串行消息接收

• 完全可合成

• 静态同步设计

• 正边时钟，没有内部三态

• 扫描测试准备就绪

• 简单的接口允许方便地连接到微处理器/微控制器设备

交付件

• SAE J2716控制器IP可以以RTL源代码或者网表文件交付

• 源代码以Verilog语言编写并交付，也可以以提供VHDL，SystemC语言交付

• 易用的Verilog测试环境及配套Verilog测试用例

• Lint、CDC、综合、仿真脚本以及配套的Waiver文件

• 根据IP-XACT RDL生成的地址映射

• 固件代码和Linux驱动程序包

• 文档包含用户指南和发布说明。