概述和功能介绍

这个用于LVDS接收器的物理层IP，由20车道（4 x 4D1C）LVDS接收器组成，并支持高达1.5Gbps的数据速率。这个IP的输入时钟为25MHz到150MHz，其序列化器高度集成功能完善，不需要添加外部元件。这个IP的电路以模块化的方式设计，并对处理变化进行了脱敏处理，促进了过程迁移，使这个设计非常稳定。

功能描述

• LVDS兼容Rx
• 4组：4个数据、1个时钟通道
• 每个车道/组都可以单独开启
• 支持从168Mbps到1.5Gbps的数据速率
• 可配置的模拟特性
• 偏置电压电流
• DLL特性
• 可测试性内部模拟节点可以通过测试台DLL测试模式过程来观察
• 电源电压1.8V/0.9V
• 硅被证明在SMIC 14nm SF+

交付件

• 数据表
• 集成指南
• GDSII或Phantom
• GDSII层映射表
• LVS的CDL网络列表
• LEF Verilog行为模型
• 自由定时模型DRC/LVS/ERC结果