DDR3L 接口全面支持 DDR3L 接口，兼容 8GB_DDR3L 的 DDR3L 协议标准，符合 DFI 3.1 或更高版本的规范。通过 DDR3L 兼容性，这个IP能够为各种低成本器件提供简单的接口。DDR2 IP 已在 FPGA 环境中得到验证。DDR2 的主机接口可以是简单接口，也可以是 AMBA AHB、AMBA AHB-Lite、AMBA APB、AMBA AXI、AMBA AXI-Lite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone 或自定义总线。
支持错误检查和纠正（ECC）。
支持 ECC 错误重试，重试限制由用户控制
在 ASIC 和 FPGA 中支持高速时钟，支持低延迟写入和读取路径，支持对事务重新排序，以提高性能
支持双倍数据速率接口
支持 128MB、256MB、512MB、1GB、2GB、4GB 密度
Supports 8 internal banks
支持 X4、X8、X16 设备
支持规格规定的所有速度等级
快速验证 DDR2 标准 JESD79-2F 的实施
支持可编程写入延迟和读取延迟
支持可编程突发长度：4、8支持以下突发类型
序列
Interleave
支持突发序列
支持所有模式寄存器编程。支持扩展模式寄存器编程
支持写入数据掩码
支持掉电功能。支持自刷新模式
支持每次突发访问自动预充电选项
支持输入时钟停止和频率变化。支持 ODT（On-Die Termination）
支持 DLL完全可合成设计
静态同步设计
交付件
DDR2 接口提供源代码和网表产品。
源代码产品以纯文本 Verilog 格式提供。如有需要，也可提供 VHDL、SystemC 代码。
容易使用的Verilog测试环境及Verilog语言编写的测试用例
Lint、CDC、综合、仿真脚本以及配套的Waiver文件
根据IP-XACT RDL 生成的地址图
固件代码和 Linux 驱动程序包 文档包含用户指南和发布说明
