概述和功能介绍

在高带宽应用中，PCIe 5.0 PHY IP设计展现出优秀的性能、多通道和低功耗的功能。PCIe 5.0 IP符合PIPE 5.2标准，可以被应用于所有的PCIe 5.0 Base应用中。设计中包含高速混合信号电路，以适应PCIe 5.0在32Gbps数据速率。

PCIe4.0在16Gbps数据速率、PCIe3.1在8.0Gbps数据速率、PCIe 2.1在5.0Gbps数据速率和PCIe在2.5Gbps数据速率都可以被此设计兼容。 PCIe 5.0IP设计可以均衡支持TX和RX，满足了各种通道环境的需求.

功能描述

• 符合 PCIe 5.0 基本规范
• 符合 PIPE 5.1
• 支持的数据传输速率：2.5 GT/s、5.0 GT/s、8.0 GT/s、16.0 GT/s 和 32GT/s
• 支持的物理通道宽度：x4
• 支持的并行接口：16/32 位 (Gen4/5)、10/20 位 (Gen1/2/3)
• 支持带LC槽的双端口PLL
• 支持CC/SRIS/SRNS
• 支持 SSC 以降低 EMI
• DFE+CTLE 用于 RX-EQ 训练
• 3 阶 FFE 用于 TX 预设
• 电源门控可在 L1.2 低功耗模式 (PMA) 中实现最低泄漏
• 短距离自动节电
• 硅在 TSMC 16nm FFC 中得到验证
• 工作电压：0.8V 和 1.2V
• 内置 EYE-monitor 和 EYE checker

可交付内容

• GDSII 和图层图
• 布局布线视图 (.LEF)
• 自由库 (.lib)
• Verilog 行为模型
• 网表和 SDF 时序
• 布局指南、应用笔记
• LVS/DRC验证报告