1.4版本的DisplayPort Tx PHY IP支持1.62Gbps（RBR）到5.4Gbps（HBR2）之间的数据速率。这个设计包含具有可编程模拟功能的内置均衡器、100欧姆终端电阻以及共模偏压CDR带宽、调节器电压、BGR电压和终端电阻。此外这个IP支持1.8V/0.9V电源电压，能够进行内部模拟信号监测和PLL测试。
符合eDPv1.4a / DPv1.4规范
支持HDCP1.4和HDCP2.2（可选）
支持前向纠错（可选）
由可配置的（4/2/1）链路通道和一个AUX通道组成
支持1.62/2.7/5.4/8.1Gbps（HBR3）比特率和所有推荐的链路率（即2.16Gbps等）
支持1或2或4车道的主链接操作
同时支持默认的和增强的框架模式
支持SST模式
支持视频包和音频包（最大8ch）
支持正常和交替扰频器种子重置
支持通过I2C-over-AUX事务进行的E-EDID数据读取
支持视频测试模式生成器（符合DP链路CTS v1.2）
配置寄存器可通过AMBA接口进行编程
在UMC 40nm SP工艺中通过硅验证
交付件
Verilog语言编写的LINK控制器的RLT或网表源代码
综合流程和STA流程所需的抽象时序模型
综合即物理布局所需的定时约束条件
行为验证模型、仿真测试平台、运行控制脚本和测试激励
物理层设计数据库
集成指南
参考软件示例代码
