LPDDR IP符合JESD209A-1、JESD209B规范、DFI2.0或更高版本的规范，这个IP功能齐全、易于合成的到客户的芯片产品中。通过与LPDDR兼容，这个IP能够能够为各种设备提供低成本的接口。LPDDR控制器IP通过了FPGA验证。LPDDR的主机接口连接简单的接口，也连接AMBA AHB、AMBA AHB-Lite、AMBA APB、AMBA AXI、AMBA AXI-Lite、倾斜链接、OCP、VCI、Avalon、PLB、Wishbone或自定义协议接口.
支持LPDDR标准、JESD209A-1和JESD209B规范
符合DFI2.0或更高版本的规范要求。
支持多达16个AXI端口，数据宽度：512位。
支持AXI写和读通道的可控未完成处理
支持港口仲裁和多端口仲裁。
支持用户可编程的页面策略。- 封闭页策略 - 开放页策略
支持错误检查和纠正（ECC）。
支持ECC错误重试，重试限制可由用户控制。
支持ASIC和FPGA的高时钟速度。
支持低延迟的写入和读取路径。
支持重排转码以获得更高的性能。
支持高达2GB的设备密度
支持32和16通道的设备
支持所有符合规范的速度等级
支持可编程的CAS延迟
支持可编程的突发长度：2、4、8和16
支持模式寄存器/控制编程
支持扩展模式寄存器编程
支持突发类型。顺序和交错
支持突发顺序
支持写数据屏蔽
支持断电功能
支持深度断电功能
支持每个突发访问的自动预充电选项
支持自动刷新和自我刷新模式
支持多个未决交易
支持使用QoS的端口内仲裁
支持2:1和4:1的时钟比例模式
支持写和读操作的CRC和ECC
支持1:4的控制器与DFI PHY频率比
支持可编程的时钟频率操作
完全可合成的
静态同步设计
正缘时钟，无内部三态
能够直接使用的扫描测试
接口能够轻松连接到微处理器/微控制器设备。
交付件
LPDDR接口有源代码和网表产品。
源码产品是以Verilog方式交付的。如果需要，也可以提供VHDL、SystemC代码。
易于使用的Verilog测试环境与Verilog测试案例。
Lint, CDC, Synthesis, Simulation Scripts with waiver files.
IP-XACT RDL生成的地址图。
固件代码和Linux驱动包。
文档包含用户指南和发布说明。
