H.264解码器IP是一个全功能的、易于使用的、可合成的设计，可以轻松地集成到任何SoC或FPGA开发中。H.264解码器IP可以用任何技术实现。H.264解码器内核支持ISO/IEC 14496-10/ITU-T H.264规范。它还可以支持各种主机总线接口，以方便采用任何设计架构--AHB、AHB-Lite、APB、AXI、AXI-Lite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone或自定义总线。H.264解码器IP以Verilog RTL形式交付，可在ASIC或FPGA中实现。H.264解码器IP在FPGA中得到了验证。该核心包括RTL代码、测试脚本和用于完整仿真的测试环境。
支持ISO/IEC 14496-10/ITU-T H.264规范。
支持完整的H.264/AVC解码器功能。
完全可合成的
静态同步设计
正缘时钟，无内部三态
扫描测试准备就绪
简单的接口允许轻松连接到微处理器/微控制器设备
支持视频分辨率高达3840x2160@60fps。
支持所有类型的预测方法 - 内部预测 - 内部预测
支持高达6.2的配置文件级别。
支持8比特和10比特的精度。
支持所有色度类型4:4:4、4:2:2和4:2:0。
同时支持VBR和CBR。
交付件
以Verilog语言提供的RTL设计
Lint、CDC、综合、仿真脚本以及配套的Waiver文件。
Lint、CDC、综合报告
根据IP-XACT RDL 生成的寄存器列表
固件代码和Linux驱动包。
更详细的技术文件
易于使用的Verilog测试环境与Verilog测试案例
