SDIO主机IP具有完备的功能，能够简单的集成到任何SoC或FPGA的开发中。SDIO主机IP可以在任意一种技术中实现。SDIO主机IP支持SD主机控制器规范和支持标准。此外，这个IP可以支持多种主机总线接口，能够方便地集成到所有设计体系结构中——AHB, AHB-Lite, APB, AXI, AXI-Lite, Tilelink, OCP, VCI, Avalon, PLB, Wishbone 或自定义协议等。SDIO主机IP采用Verilog语言的RTL电路设计，可以在ASIC或FPGA中实现。SDIO主机IP通过了FPGA验证。这个IP的交付件包括RTL代码、测试脚本和一个用于完整仿真的测试环境.
符合SD主机控制器规范6.0版本
符合SDIO物理规范6.10版本
符合第E1部分SDIO规范4.10的要求
支持SDMA、ADMA2和ADMA3模式
支持第1部分eSD（嵌入式SD）附录版本2.10版的所有功能
支持SD内存，SD I/O卡，组合卡
支持1位、4位、8位SD总线模式和SPI总线模式
支持所有的命令/响应类型
支持SDR12、SDR25、DDR50、SDR 50和SDR104模式
支持单字节、单块、多块（有限和无限）传输
支持命令队列
支持暂停和恢复
支持读取等待
支持卡检测
完全可合成
静态同步设计
正边时钟，没有内部三态
扫描测试准备就绪
简单的接口允许方便地连接到微处理器/微控制器设备
还可以选择添加UHS - II支持
交付件
采用Verilog语言的RTL电路设计
Lint、CDC、综合、仿真脚本以及配套的Waiver文件
Lint、CDC合成报告。
根据IP-XACT RDL 产生的寄存器地址列表
固件代码和Linux驱动程序包
详细技术手册
容易使用的Verilog测试环境及Verilog语言编写的测试用例
