概述和功能介绍

T2M IP 车规级 SerDes 控制器 IP 核是一款功能完备、用户友好且可综合的设计，可无缝集成至 FPGA 或 SoC 开发平台。IP 核支持 ASA 技术规范 1.0、1.1、2.0 及 2.1，亦兼容多种主机总线接口，包括 VCI、OCP、Avalon、PLB、TileLink、Wishbone 以及 AMBA 系列（APB、AHB、AHB-Lite、AXI、AXI-Lite）和定制总线，便于在各类架构中灵活部署。

功能描述

• 支持车规级 SerDes 1.01、1.1、2.0 与 2.1 版本；

• 覆盖数据链路层、物理层（PHY）、ASE（应用子层扩展）、ASD（应用子层设备）及 OAM（运维管理）；

• 链路层安全保障：内置密钥交换机制；

• 支持 FOFA（Frame-Oriented Framing Alignment）普通与枚举模式；

• 半双工物理层：通过 IBG 实现非对称数据速率；

• 内部与应用数据多路复用／解复用功能；

• 兼容 eDP、I²C、Ethernet、SPI、GPIO、视频流、I²S 及 ASEP 等多种串行／并行数据流；

• 实现时分复用接入及多阶段启动（1G、SGA、SGB、SGC）机制；

• 速率范围：2 Gbps 至 16 Gbps，支持上行速率超 100 Mbps；

• 集成 PCS 扰码、RS-FEC 编码及 PAM4／PAM2 映射；

• 提供 MLE 以太网接口：MII、GMII 与 XGMII；

• 支持 64b/65b 与 4b/5b 线编码；

• 具备时钟恢复（Clock Recovery）与轻休眠模式；

• 支持普通模式与测试模式下的自启动。

可交付成果

• Verilog RTL 设计源码；

• Lint、CDC 与综合脚本及豁免文件；

• Lint、CDC 与综合报告；

• IP-XACT RDL 生成的地址映射；

• 固件代码及 Linux 驱动包；

• 详细技术文档；

• 易用的 Verilog 测试环境及测试用例；

• ISO 26262 安全手册（SAM）；

• ISO 26262 失效模式、影响及诊断分析（FMEDA）报告。