概述和功能介绍

PCIe 3.0 PHY IP的设计对于高带宽应用来说，具备高性能、多通道、低功耗的优势。PCIe 3.0 IP符合PIPE 4.3的标准，能够支持PCIe 3.0 Base应用程序中的全部频谱。IP中包含高速混合信号电路，可以支持8Gbps的PCIe 3.0速率。对于2.5Gbps的 PCIe 1.0数据速率和5.0Gbps的 PCIe 2.0数据速率，PCIe 3.0 IP都具备向后兼容的功能性。由于对TX和RX都具备支持功能，PCIe 3.0 IP可以满足各种信道传输的需求.

功能描述

• 符合PCIe 3.0基本规范
• 符合管道4.3
• 支持的数据传输速率：2.5 GT/s、5.0 GT/s和8.0 GT/s
• 支持的物理车道宽度：x4
• 支持的并行接口：32位
• 支持的输入参考时钟：100 MHz
• 支持的并行接口数据时钟：62.5 MHz、125 MHz和250 MHz
• 支持低功率操作，在功率状态P1/P2/L1 PM变电站中进行可配置设置：PLL控制、参考时钟控制和嵌入式功率门控控制
• TSMC 7nm硅验证
• 工作电压：0.9V、0.95V、1.2V和1.8V
• 通过近端模拟和外部环回接口以及
• 远端模拟/数字环回接口

可交付产品

• GDSII和图层图
• 放置管线视图（.LEF）
• Liberty库（.lib）
• Verilog行为模型
• 网络列表和SDF计时
• 布局指南、应用注释
• LVS/DRC验证报告