概述和功能介绍

PCIe2.0 PHY IP 是功能齐全的物理层 (PHY) IP 解决方案，适用于移动和消费类电子应用。PHY IP集成混合信号电路，在符合PCIe2.0基本标准的同时，实现了2.5GT/s和5.0GT/s的高速数据传输速度。 PCIe2.0 PHY IP 由两层组成：物理媒体附件 (PMA) 层和物理编码子层 (PCS)，它通过使用标准 PIPE链接到 PCIe2.0 MAC 层3.0 界面。
PCIe2.0 PHY IP 的收发器对低功耗和减小管芯面积功能进行了优化，不需要牺牲性能和高数据传输速率。这个PCIe2.0 PHY身体包含的完整片上物理层收发器电路，也具备静电保护功能（ESD），内置的自测试电路处理抖动问题，动态均衡器电路，确保整体的性能实现高质量的处理结果。.

功能描述

• 兼容PCIe基础规范
• 完全兼容PIPE4.2接口规范
• 独立通道断电控制
• 实施接收器均衡 Adaptive-CTLE 以补偿插入损耗
• 支持16位/32位并行接口
• 支持 PCIe gen1(2.5Gbps) 和 PCIe gen2(5.0Gbps)
• 支持灵活的参考时钟频率
• PCIe模式下支持100MHz差分参考时钟输入或输出（可选择SSC）
• 支持从 -5000ppm 到 0ppm 的扩频时钟 (SSC) 生成和接收
• 支持可编程发射幅度和去加重
• 支持PCIe模式下的TX detect RX功能
• 支持 Beacon 信号生成和检测
• 生产测试支持通过高覆盖率实时 BIST 和环回得到优化
• 集成片上终端电阻和 IO 焊盘/凸块
• 嵌入式初级和次级 ESD 保护
• ESD：HBM/MM/CDM/闩锁 2000V/200V/500V/100mA
• 硅在 TSMC 28HPC+ 中得到验证

可交付内容

• GDSII 和图层图
• 布局布线视图 (.LEF)
• 自由库 (.lib)
• Verilog 行为模型
• 网表和 SDF 时序
• 布局指南、应用笔记
• LVS/DRC验证报告