概述和功能介绍

PLL IP是一款高速、宽频、占地面积小的整数乘法PLL。这个PLL设计旨在将输入时钟信号乘以40和50的整数倍数，以产生2.5GHz的输出频率，具有50%的占空比和正交相位特性。

功能描述

• 提升至4Ghz 时钟输出

• 倍增器范围广

• 较小的芯片面积

•    测试引脚集成

交付件

• CDL 网表

• Verilog 语言描述的交付件

• 完整的数据表

• 集成说明