经过生产验证的,复杂的半导体IP核

半导体电路设计IP及配套交付件


T2M PCI Express 40LP工艺的PCIE 3.0 PHY IP

40LP工艺的PCIE 3.0 PHY IP

概述和功能介绍

这个IP符合PCIe 3.0基础规范,PCIe Gen3 PHY IP支持PIPE 4.3接口标准,能够提供额外的PLL控制、参考时钟控制和内置的功率门控控制功能等功能来降低功耗。低功耗模式可进行客制化设计,这个PHY IP广泛适用于具有不同功耗限制的各种场景。这个IP的交付件包括在Verilog HDL中创建的测试台,使用NCVerilog仿真软件来验证PCIe PHY.

 

功能描述
  • 符合PCIe 3.0基本规范
  • 符合PIPE 4.3规范
  • 支持的数据传输速率:2.5 GT/s、5.0 GT/s和8.0 GT/s
  • 支持物理车道宽度:x4
  • 支持并行接口:32位
  • 支持输入参考时钟: 100 MHz
  • 支持并行接口数据时钟: 62.5 MHz、125 MHz、250 MHz
  • 支持低功率运行,具有P1/P2/L1 PM电源状态下的可配置设置。子状态:PLL控制、参考时钟控制和嵌入式电源门控控制
  • UMC 55SP 1P7M5X1R(HVT/LVT/EHVT)工艺
  • 工作电压: 0.9V、0.95V、1.2V、1.8V
  • 通过近端模拟和外部环回接口以及远端模拟/数字环回接口,通过低成本的内置自测试(BIST)提供强大的可测试性

交付件

  • 行为模型和受保护的RTL代码
  • 受保护的帖子布局网表和
  • 标准延迟格式(SDF)
  • Synopsys库(LIB)
  • LEF
  • 金属GDS(GDSII)
  • 测试模式和测试文档