经过生产验证的,复杂的半导体IP核

半导体电路设计IP及配套交付件


T2M PCI Express PCIe 3.0 Serdes PHY IP in 16FFC

PCIe 3.0 Serdes PHY IP in 16FFC

概述和功能介绍

PCIe 3.0 PHY IP为高宽带应用提供高性能、多通道功能和低功耗设计。 该设计符合 PIPE 4.3 标准,支持所有 PCIe 3.0 Base 应用。 IP 中包含高速混合信号电路,以支持PCIe 3.0的8Gbps数据速率。PCIe 1.0在2.5Gbps数据速率和PCIe 2.0 在5.0Gbps数据速率都可以被此设计兼容。PCIe3.0 IP设计可以均衡支持TX和RX,满足各种通道环境的需求.

 

功能描述
  • 符合 PCIe 3.0 基本规范
  • 符合 PIPE 4.3
  • 支持的数据传输速率:2.5 GT/s、5.0 GT/s 和 8.0 GT/s
  • 支持的物理通道宽度:x4
  • 支持的并行接口:32 位
  • 支持的输入参考时钟:100 MHz
  • 支持的并行接口数据时钟:62.5 MHz、125 MHz 和 250 MHz
  • 支持低功耗操作,电源状态 P1/P2/L1 PM 子状态下的可配置设置:PLL 控制、参考时钟控制和嵌入式电源门控控制
  • 硅在 TSMC 16FFC 中得到验证
  • 工作电压:0.9V、0.95V、1.2V 和 1.8V
  • 通过近端模拟和外部环回接口以及远端模拟/数字环回接口,通过低成本内置自测试 (BIST) 提供强大的可测试性

可交付内容

  • GDSII 和图层图
  • 布局布线视图 (.LEF)
  • 自由库 (.lib)
  • Verilog 行为模型
  • 网表和 SDF 时序
  • 布局指南、应用笔记
  • LVS/DRC验证报告