概述和功能介绍

以太网25G PCS IP符合IEEE802.3.2018以太网规范，并向后兼容，为广泛的低成本设备提供了一个简单的接口。以太网25G PCS IP在FPGA环境中通过了硅验证。此外，这个IP还可以支持多种主机总线接口，能够方便地采用到任何设计体系的结构中—— AHB, AHB-Lite, APB, AXI, AXI-Lite, Tilelink, OCP, VCI, Avalon, PLB, Wishbone或自定义协议等。

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功能描述

• 支持IEEE 802.3.2018标准的条款107

• 支持25G Base R

• 支持25G Base KR

• 支持64b/66b编码和解码

• 支持传输路径上的数据解扰和接收路径上的数据解扰

• 支持各种XSBI数据宽度

• 支持块同步

• 支持位错误率监控

• 支持接收机链路故障状态检测

• 支持回退功能

• 支持IEEE 802.3az节能以太网

• 支持可配置的管理接口（MDIO（第45条）/SOC总线）

• 支持所有数据宽度的个人计算机到服务器接口

• 根据IEEE标准802.3.2018第108条支持RS FEC

• 根据IEEE标准802.3.2018第74条，对基础-rFEC的可选支持

• 可选的对测试模式生成和错误检查器的支持

• 根据IEEE标准802.3.2018第73条提供底板以太网自动协商支持

• 根据IEEE标准802.3.2018第72条对链接培训的可选支持

• 完全可合成

• 静态同步设计

• 正边时钟，没有内部三态

• 扫描测试准备就绪

• 提供简单的接口能够方便地连接到微处理器/微控制器设备

优势

• 提供单个站点的授权许可，供给在单个站点中进行设计的公司选择

• 提供多站点的授权许可，供给在多个站点中进行设计的公司选择。

• 单次的设计授权，供给在单个FPGA位流和ASIC中设计的客户选择。

• 无限次数的设计授权，供给需要在无限数量的FPGA位流和ASIC设计的客户需要

交付件

• 该设计可以以源代码和网表的形式提供给客户

• 源代码可以以Verilog语言格式的文本提供给客户，如果客户需要VHDL，SystemC语言格式的文本也可以提供

• 容易使用的Verilog测试环境及Verilog语言编写的测试用例

• Lint、CDC、综合、仿真脚本以及配套的Waiver文件

• 根据IP-XACT RDL生成的地址映射

• 固件代码和Linux驱动程序包

• 交付文档包括用户指南和版本手册