概述和功能介绍

PCIe2.0 PHY IP是物理层（PHY）IP解决方案，可根据客户需要进行配置。PHY IP集成了混合信号电路，数据传输速率可达2.5GT/s和5.0GT/s，同时符合PCIe2.0规范的的基本标准。PCIe2.0 PHY IP由物理介质附件（PMA）和物理编码子层构成。这个IP支持行业标准的PIPE-3.0接口连接到PCIe2.0 MAC层。
PCIe2.0 PHY IP收发器为低功耗和较小的模具面积进行了优化，同时保持了良好的性能和数据吞吐量。PCIe2.0 PHY IP的交付件包含带有ESD保护的片上物理收发器解决方案，内置的自检模块以及动态均衡电路，能够全面支持高性能配置的需求

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功能描述

• 与PCIe基础规格兼容
• 完全兼容PIPE4.2接口规范
• 独立通道断电控制
• 实现了接收机均衡化的自适应-CTLE来补偿插入损失
• 支持16位/32位并行接口
• 支持PCIe gen1（2.5Gbps）和PCIe gen2（5.0Gbps）
• 支持灵活的参考时钟频率
• 在PCIe模式下支持100MHz差分参考时钟输入或输出（可选择使用SSC）
• 支持扩频时钟（SSC）的生成和接收从-5000ppm到0ppm
• 支持可编程的发射振幅和失重功能
• 支持在PCIe模式下的TX检测RX功能
• 支持信标信号的产生和检测
• 生产测试支持通过高覆盖的高速BIST和环回进行优化
• 集成模端电阻和IO垫/缓冲器
• 嵌入式一、二次ESD保护
• ESD：HBM/MM/CDM/锁存器，最高电压为2000V/200V/500V/100mA
• 在UMC 28HPC+工艺中通过硅验证

交付件

• GDSII和层映射
• 位置-路由视图（。LEF)
• Liberty库（.lib）
• Verilog行为模型
• Netlist和SDF定时
• 布局指南，应用程序说明
• LVS/DRC验证报告