概述和功能介绍

这个PHY IP符合USB 3.2 Gen1 & Gen2规范。这个设计提供具有静电放电（ESD）保护的全片上物理收发器解决方案，配备集成的内置抖动注入的自检模块。这个USB 3.2 Gen2 PHY IP实现USB 3.2 Gen2收发器，可作为主机和设备使用。相关PHY IP支持USB3.2 Gen2规范规定的高速数据速率10Gbps。此外，这个设计的集成混合信号电路，也支持Gen1规范规定的5Gbps数据速率.

功能描述

• 支持PHY接口（PIPE4.3），使USB3 MAC层有多个IP来源
• 支持5.0Gbps和10Gbps的串行数据传输速率
• 支持16位或32位并行接口
• 从串行流中恢复数据和时钟
• 支持8b/10b编码/解码器（Gen1）、128/132编码/解码器（Gen2）和错误指示
• 可调整的接收器检测，以检测更坏情况的电缆
• 低频周期性信号（LFPS）传输和接收
• 支持SSCG功能，以减少EMI影响，可调整下传振幅
• 可选择TX边缘化、TX去重和信号摆动值
• 内置自检，具有内部环回测试选项
• 可编程的模拟电路参数调整和内部测试控制
• 符合USB3.2 Gen2基本规范
• TSMC 28HPC+工艺中通过硅验证

交付件

• GDSII和层映射
• 位置-路由视图（LEF)
• 自由库（lib）
• Verilog行为模型
• Netlist和SDF定时
• 布局指南，应用程序说明
• LVS/DRC验证报告
• 测试模式和测试文档