DDR5 是一种功能齐全、易于使用的可合成设计，兼容 DDR5 JESD79-5 和 JESD79-5 Rev1.40（草案）规范，并符合 DFI 5.0 版标准。通过 DDR5 兼容性，这个IP能够为各种低成本器件提供简单的接口。DDR2 IP 已在 FPGA 环境中得到验证。DDR2 的主机接口可以是简单接口，也可以是 AMBA AHB、AMBA AHB-Lite、AMBA APB、AMBA AXI、AMBA AXI-Lite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone 或自定义总线。
支持 DDR5 协议标准 JESD79-5 规范。
符合 DFI 5.0 版规范。
支持多达 16 个 AXI 端口，数据宽度可达 512 位。
支持 AXI 写和读通道的可控未完成事务
支持端口仲裁和多端口仲裁。
支持用户可编程页面策略。
o 关闭页面策略
o 开放式页面策略
支持错误检查和纠正（ECC）。
支持 ECC 错误重试，重试限制由用户控制。
支持 ASIC 和 FPGA 中的高速时钟。
支持低延迟写入和读取路径。
支持对事务重新排序，以提高性能
支持高达 64GB 的器件密度。
支持 X4、X8、X16 器件类型
支持规格规定的所有速度等级。
支持模式寄存器编程。
支持顺序突发类型。
支持 8、16 和 32 的可编程突发长度。
支持可编程写入和读取延迟。
支持多个未完成交易.
支持使用 QoS 的端口内仲裁。
支持写模式命令。
支持写、读和写模式命令的自动预充电。
支持写数据掩码。
支持刷新模式和全局刷新计数器。
支持刷新管理所有命令。
支持刷新管理同组命令。
支持 2N 模式。
支持写入和读取操作的 CRC 和 ECC。
支持自刷新和掉电操作。
支持预充电命令模式。
支持最大省电模式（MPSM）。
支持 1:4 和 1:2 控制器与 DFI PHY 频率比。
支持可编程时钟频率操作。
交付件
DDR5接口提供源代码和网表产品。
源代码产品以纯文本 Verilog 格式提供。如有需要，也可提供 VHDL、SystemC 代码。
容易使用的Verilog测试环境及Verilog语言编写的测试用例
Lint、CDC、综合、仿真脚本以及配套的Waiver文件
根据IP-XACT RDL 生成的地址图
固件代码和 Linux 驱动程序包 文档包含用户指南和发布说明
