DMA控制器有AXI接口，功能完备、使用便利的特性。可用于综合设计中，在AXI系列中作为控制器使用，将数据直接从系统存储器传输到IP核或从IP核传输到系统存储器。它为任何IP核提供了一个简单的接口作为连接口，使它具备了兼容性.
1-16通道DMA发送和DMA接收引擎
支持最新的ARM AMBA 3/4 AXI、AXI4 Lite、AMA4 ACE、AMA4 ACELite、AXI4 Stream规范。
支持访问环形和链式描述符结构
基于主机内存数据宽度的可配置发送和接收引擎
DMA发送和接收引擎可配置支持主机内存的端序（小端序/大端序）
支持基于主机内存数据宽度的可配置DMA传输和DMA接收FIFO
支持可由CPU写入和读取的硬件DMA控制寄存器
用于DMA发送和接收引擎之间仲裁以访问SOC主总线的循环算法
SOC主总线可以是AXI/AHB/APB/OCP/Tilelink/Wishbone
支持AXI从总线
使用SOC从接口获取接收和传输描述符，并将数据从DMA控制器内部的FIFO传输到系统存储器
将从主机获取的数据映射到IP核心或从IP核心映射到主机的用户逻辑
支持边带DMA请求和基于授权的传输触发，作为外设的选项
支持散点集列表
支持8/16/32位宽的数据传输
如果SOC主接口支持QoS，则支持每个信道的QoS。
支持每个SOC主机的可编程突发能力
支持单数据和突发数据传输，突发大小基于DMA控制寄存器中的突发长度字段
DMA支持全双工操作，同时处理读写传输
支持基于链接列表的处理器进行自主操作
接口宽度可为每个SOC主接口提供控制器
支持每通道中断输出
每个缓冲描述符（BD）最多支持64 MB传输
可交付的产品
具有AXI接口的DMA控制器在源和网表产品中可用。
源产品以纯文本Verilog交付。如果需要，还可以提供VHDL、SystemC代码。
易于使用的Verilog测试环境，带有Verilog测试用例Lint、CDC、合成、模拟脚本和弃权文件
IP-XACT RDL生成的地址映射
固件代码和Linux驱动程序包
文档包含用户指南和发行说明
