112G SerDes PHY IP 是一款针对 112 Gbps PAM4 应用的超远距离（42 dB）解决方案。IP 核集成片上实时监测模块，用于信道质量评估与接收眼图测量；配备可编程 ADC（模数转换器）与多速率 DSP（数字信号处理器），可在 1.25 Gbps–112 Gbps 数据速率范围内通过可调配置维持低 SerDes 时延。产品兼容 IEEE 802.3bj/cd/ck、InfiniBand EDR 及 OIF CEI-112G-LR/MR/XSR 等高速电气接口标准。
支持 112 Gbps／56 Gbps PAM4 及 28 Gbps NRZ 编码；
超长距离传输能力：28 GHz 下可承受 42 dB 信道衰减；
前向纠错（FEC）前误码率：112 Gbps PAM4 下小于1×10⁻⁶；
前向纠错（FEC）前误码率：56 Gbps NRZ 下小于1×10⁻¹⁵；
支持 100 MHz 至 400 MHz 参考时钟输入；
8 抽头 FIR（有限冲击响应）预加重发送；
基于 ADC/DSP 的接收架构；
基于 MMSE（最小均方误差）算法的码元速率时钟数据恢复（CDR）；
o 鲁棒的码元速率时钟数据恢复能力；
o 快速自适应盲均衡；
基于信道衰减的动态功耗调节；
支持任务模式下的非破坏性 RX 监测；
卓越的 PAM4 信号完整性与时钟恢复性能；
一键式盲接收训练（Push-button Blind Receiver Training）；
发射（TX）和接收（RX）通道可独立编程配置：
o 速率、复位及掉电；
支持多阶PRBS（7、9、11、13、15、23、31及自定义）发生器与校验器；
支持 PAM4 灰度编码、预编码及极性翻转；
RX 端支持 DC/AC 耦合连接；
I²C 接口用于诊断与固件升级，支持线路回环和系统回环测试模式。
可交付成果：
GDSII 布局及图层映射
布局与布线视图（.LEF）
Liberty标准时序库（.lib）
门级网表（Netlist）与 SDF 时序文件
Verilog 行为模型
布局设计指南与应用说明文档
LVS／DRC 验证报告
