概述和功能介绍

该 IP 核是一款高度集成的 10/100 Mb/s 车规级以太网物理层（PHY）解决方案，支持 10BASE-T、100BASE-TX 及兼容 BroadR-Reach™ 的 100BASE-T1 模式。通过 IEEE 802.3ab 定义的 GMII（Giga Media Independent Interface，万兆介质独立接口）或 RGMII（Reduced GMII，简化万兆介质独立接口）与 MAC 层互联，集成物理编码子层（PCS）、物理介质附着子层（PMA）及双绞线物理介质依赖子层（TP-PMD，仅限 100BASE-TX）功能。

功能描述

• 完全符合 IEEE 802.3-2008、IEEE 802.3az 标准；

• 支持 IEEE 1588-2008 标准；

• 兼容 BroadR-Reach™ 的 100BASE-T1 模式；

• 双端口媒体访问控制（MAC）接口：

• GMII（10/100/1000BASE-T；

• MII（10/100BASE-T）；

• 自动检测并修正线对交叉（Auto-MDIX）、线对偏斜及线对极性；

• 双接口 MAC：GMII（10/100/1000BASE-T）与 MII（10/100BASE-T）；

• 支持六种操作模式：

o 1000BASE-T 全双工／半双工；

o 100BASE-TX／100BASE-T1 全双工／半双工；

o 10BASE-T 全双工／半双工；

• 集成管理接口；

• 基线漂移补偿；

• 片上发射波形整形；

• 片上混合电路；

• 支持最大 10 KB Jumbo 帧；

• 支持内部回环、外部回环及远端回环测试模式；

• 硬件默认配置模式；

• 低功耗掉电模式及中断唤醒支持；

• 支持 IEEE 1500 SoC 测试集成；

• LED 指示：链路状态、速率、活动及冲突；

• 已在 ST 28 nm FDSOI 工艺中完成硅验证。

可交付成果

• 详细数据手册；

• 用于仿真的Verilog 行为模型（Model A）；

• 用于综合、静态时序分析及等效性检查的Liberty 时序库（.db/.lib）；

• 用于可测性设计（DFT）的 CTL/CTLDB 文件；

• 用于自动测试模式生成（ATPG）的 STIL 过程文件（SPF）；

• 布局与布线视图（.LEF）；

• LVS 连接网表（CDL）。