概述和功能介绍

PCIe2.0 PHY IP 是一个完整的物理层 IP 解决方案，专为移动和消费类电子应用而设计。 PHY IP 符合 PCIe2.0 基础规范，是集成混合信号电路，能支持 2.5GT/s 和 5.0GT/s 数据传输速率。 PCIe2.0 PHY IP 由物理媒体附件 (PMA) 层和物理编码子层 (PCS) 组成，并使用标准 PIPE-3.0 接口连接到 PCIe2.0 MAC 层。
PCIe2.0 PHY IP 的收发器对低功耗和减小管芯面积（小于 0.30 平方毫米）功能进行了优化，不需要牺牲性能和高数据传输速率。 这个PCIe2.0 PHY身体包含的完整片上物理层收发器电路，也具备静电保护功能（ESD），内置的自测试电路处理抖动问题，动态均衡器电路，确保整体的性能实现高质量的处理结果.

功能描述

• 符合PCIe2.0规范
• 标准 PHY 接口 (PIPE) 支持 PCIe2.0 MAC 层的多个 IP 源
• 支持2.5GT/s和5.0GT/s的串行数据传输速率
• 支持16位或32位并行接口
• 8b/10b 编码器/解码器和错误指示
• 可调接收器检测以检测更坏情况的电缆
• PCIe模式下的Beacon信号收发
• 支持 SSC 以通过可调下展幅度降低 EMI 影响
• 可选择的 TX 余量、Tx 去加重和信号摆幅值
• 内部环回测试能力
• 允许模拟电路参数调整和内部测试控制
• 带有嵌入式抖动注入的内置自检
• 通过恒功率技术降低输出抖动
• 自动去偏斜调整
• 支持在 TSMC 55ULP / 65ULP 中验证的硅

可交付内容

• GDSII 和图层图
• 布局布线视图 (.LEF)
• 自由库 (.lib)
• Verilog 行为模型
• 网表和 SDF 时序
• 布局指南、应用笔记
• LVS/DRC验证报告