概述和功能介绍

USB3.1Type-C PHYIP是高性能、高速的SERDES IP，为半导体设计，允许高带宽的数据传输，同时使用更少的功率。针对USB3.1C型应用程序的特殊设计是USB3.1C型PHY IP。除了USB3.1C型PHY IP之外，这个解决方案还可以提供一个单独的PCS，以完成各种应用程序的功能，包括弹性缓冲区、加密/解码、数据编码/解码、PRBS生成/检查、寄存器控制和测试。根据客户的要求，PCS可以作为硬宏或软宏提供。PCS标准也将被独立提供。在Verilog HDL中创建的测试台用于验证NC-Verilog模拟程序验证PHY功能

功能描述

• 支持半速率模式（5Gbps）和全速率模式（10Gbps）
• 容忍最大+/-7000ppm的输入频率偏移量
• 32位/40位可选并行数据总线
• 可编程发射幅度
• 3个水龙头/2个水龙头，可选的FFE
• 接收器CTLE和一键式透视图DFE
• 使用PRBS7/31模式生成构建自测试和生产测试检查器
• 集成模端电阻
• 支持接收器检测
• 支持LFPS信号的生成和检测
• 支持扩频时钟的生成和接收
• 柔性参考时钟频率
• 不需要任何外部组件
• ESD: HBM/MM/CDM/Latch Up2000V/200V/500V/100mA
• 金属层：M1~M7+RDL
• 芯电压：1.1V
• IO电压：3.3V
• 在SMIC 12SF++工艺上通过硅验证

交付件

• GDSII和层映射
• 位置-路由视图（。LEF)
• 自由库（.lib）
• 维里洛格行为模型
• Netlist和SDF定时
• 布局指南，应用程序说明
• LVS/DRC验证报告
• 测试模式和测试文档