DDR3L/DDR4/LPDDR4 Combo PHY IP提供低延迟,支持高达1866Mbps的吞吐量。PHY IP已经在在UMC 28HPC+工艺中得到了硅验证,符合最新JEDEC要求。可以控制DRAM设备,可以访问存储在这些设备中的数据。为DDR3L、DDR4和LPDDR4提供SSTL135、POD12和LVSTL接口.
支持的DRAM类型:DDR3L/DDR4/LPDDR4
最大控制器时钟频率为400MHz,最大DRAM数据速率为1866Mbps
接口:SSTL135/POD12/LVSTL
数据路径宽度以32位增量扩展
灵活配置的四个模块:CA/DQ_X16/DQ_X8/ZQ
可编程输出阻抗(DS)
可编程管芯端接(ODT)
核心功率:0.9V,I/O功率(VDDQ):1.5V/1.35V/1.2V,RX功率:1.8V
静电放电:2KV/HBM、200V/MM、500V/CDM
支持ZQ校准
支持8个级别
支持写均衡,CBT
支持PHY内部VREFDQ自动决策
读取和写入数据路径中的每比特去偏移
硅在UMC 28HPC+工艺技术中得到验证
支撑金属方案:1P7M_1C
可交付产品
应用说明/用户手册
行为模式和受保护的RTL代码
受保护的后布局网表和标准延迟格式(SDF)
框架视图(LEF)
金属GDS(GDSII)
测试模式和测试文档