概述和功能介绍

PCIe 4.0 Serdes PHY IP符合 PCIe 4.0 基本规范，支持 PIPE 4.4 接口规范。 该设计能另外接受PLL 控制、参考时钟控制和内置式电源门控，从而降低功耗。此外，由于低功耗模式是可以配置的，因此该设计可被广泛用于不同功耗需求的各种场景。

功能描述

• 符合 PCIe 4.0 基本规范
• 符合 PIPE 4.4
• 支持的数据传输速率：2.5 GT/s、5.0 GT/s、8.0 GT/s 和 16.0 GT/s
• 支持的物理通道宽度：x4
• 支持的并行接口：32 位
• 支持的输入参考时钟：100 MHz
• 支持的并行接口数据时钟：62.5 MHz、125 MHz、250 MHz 和 500MHz
• 在电源状态 P1/P2/L1 PM 子状态下通过可配置设置支持低功耗操作：PLL 控制、参考时钟控制和嵌入式电源门控控制
• TSMC 12nm FFC 1P9M_2Xa1Xd3Xe2Z_Al=28KA (ULVT/SVT) 制程
• 工作电压：0.8V 和 1.2V
• 通过近端模拟和外部环回接口以及远端模拟/数字环回接口，通过低成本内置自测试 (BIST) 提供强大的可测试性

可交付内容

• 应用说明/用户手册
• 行为模型和受保护的 RTL 代码
• 受保护的后布局网表和
• 标准延迟格式 (SDF)
• Synopsys 库 (LIB)
• 框架视图 (LEF)
• 金属 GDS (GDSII)
• 测试模式和测试文档