概述和功能介绍

DDR4/DDR3L/LPDDR4 Combo PHY IP设计的延迟性降低，支持高达3200Mbps的吞吐量。PHY IP符合最新JEDEC标准，已经在TSMC 12FFC工艺技术中得到了硅验证。它的设计容易被集成在芯片中，缩短了开发时间，利于加快上市周期。

功能描述

• 支持的DRAM类型：DDR3L/DDR4/LPDDR4

• 最大控制器时钟频率为400MHz，最大DRAM数据速率为1866Mbps

• 接口：SSTL135/POD12/LVSTL

• 数据路径宽度以32位增量扩展

• 灵活配置的四个模块：CA/DQ_X16/DQ_X8/ZQ

• 可编程输出阻抗（DS）

• 可编程管芯端接（ODT）

• 核心功率：0.9V，I/O功率（VDDQ）：1.5V/1.35V/1.2V，RX功率：1.8V

• 静电放电：2KV/HBM、200V/MM、500V/CDM

• 支持ZQ校准

• 支持8个级别

• 支持写均衡，CBT

• 支持PHY内部VREFDQ自动决策

• 读取和写入数据路径中的每比特去偏移

• 经TSMC 12FFC工艺技术验证的硅

• 支撑金属方案：1P7M_1C

可交付产品

• 应用说明/用户手册

• 行为模型和受保护的RTL代码

• 受保护的后布局网表和标准延迟格式（SDF）

• 框架视图（LEF）

• 金属GDS（GDSII）

• 测试模式和测试文档