经过生产验证的,复杂的半导体IP核

半导体电路设计IP及配套交付件


T2M USB 55SP/EF 工艺的USB 3.0/ PCIe 2.0/ SATA 3.0 Combo PHY IP

55SP/EF 工艺的USB 3.0/ PCIe 2.0/ SATA 3.0 Combo PHY IP

概述和功能介绍

这个Combo PHY IP符合SATA 3.0规范的串行ATA(SATA),符合PCIe 2.0基本规范并支持PIPE接口规范PCIe,以及符合USB 3.0、USB 2.0(USB高速和全速)规范的USB。这个Combo PHY IP通过支持额外的PLL控制,参考时钟控制,和内置的电源门控控制来降低功耗。此外,这个PHY IP能够根据不同的功耗的需求进行客制化设计,拥有广泛的应用场景。

 

功能描述
  • 兼容 PCIe/USB3/SATA 基本规范
  • 完全兼容 PIPE3.1 接口规范
  • 数据速率可配置为 1.5G/2.5G/3G/5G/6G,适用于不同应用
  • 启用编码/解码时支持 16 位或 32 位并行接口
  • 旁路编码/解码时支持20位并行接口
  • 支持灵活的参考时钟频率
  • 在 PCIe 模式下支持 100MHz 差分参考时钟输入或输出(SSC 可选)
  • 支持扩频时钟 (SSC) 生成和接收从 5000ppm 到 0ppm
  • 支持可编程发射幅度和去加重
  • 支持PCIe和USB3.0模式下的TX检测RX功能
  • 支持PCIe模式下的信标信号生成和检测
  • 支持USB3.0模式下的低频周期信令(LFPS)生成和检测
  • 支持在SATA模式下生成和检测COMWAKE,COMINIT和COMRESET (OOB)
  • 支持L1次状态电源管理
  • 在SATA操作模式下支持RX低延迟模式
  • 支持环回 BERT 和多模式 BIST 模式
  • 高性能计算加 0.9V/1.8V 1P8M
  • 静电放电:HBM/MM/CDM/LatchUp2000V/200V/500V/100mA
  • 在UMC 55SP/EF工艺中通过硅验证

交付件

  • 应用说明/用户手册
  • 行为模型和受保护的 RTL 代码
  • 受保护的帖子布局网表和标准
  • 延迟格式 (SDF)
  • Synopsys library (LIB)
  • 帧视图 (LEF)
  • 金属GDS (GDSII)
  • 测试模式和测试文档

应用领域

  • PC端
  • 电视
  • 数据存储
  • 多媒体设备
  • 录像机
  • 移动设备