概述和功能介绍

eDP/DP Tx PHY IP专为eDP/DP数据通信的低功耗芯片设计。这个IP的主链路是多千兆发射器宏，在缩小工艺储存和提升功率的同时，这个IP支持的链接数据发射器，传输速率可高达4.0Gbps。此外这个IP也可以很容易地在视频系统中制作和实现。AUX信道是由差分对组成的半双工双向信道，支持约1Mbps的传输速率。

功能描述

• 主链路的支持数据速率：0.6Gbps~4.0Gbps
• 主链路采用每车道10/20位并行接口
• 支持扩频时钟的生成：
• 5000ppm@31.5KHz
• 交流耦合
• 所有通道共享一个PLL
• 每个通道单独断电支持主链路的0~9 dB可编程2点FFE（前馈均衡）
• AUX通道包括
• 嵌入BIST
• 支撑线连接和倒装芯片封装
• 可靠性
• 使用寿命：平均寿命10年，温度最高可达110℃
• 可用性：100%
• ESD（HBM）：超过2000V
• 在TSMC 22nm ULP工艺中通过硅验证

交付件

• GDSII和层映射
• 位置-路由视图（。LEF)
• 自由库（.lib）
• Verilog行为模型
• Netlist和SDF定时
• 布局指南，应用程序说明
• LVS/DRC验证报告