HBM2E Controller IP 功能齐全、便于使用，可用于合成设计，与HBM2E JESD235B和JESD235C兼容，同时符合4.10版规范和DFIversion 4.0或5.0版规范。通过其HBM2E兼容性，它为各类低成本设备提供了简单的接口，使它拥有了兼容性功能。HBM2E IP已在FPGA环境中得到验证。HBM2E的主机接口可以是简单接口，也可以是AMBA AHB、AMBA AHB-Lite、AMBA APB、AMBAAXI、AMBA AXILite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone或自定义协议等.
支持HBM2E协议标准JESD235B和JESD235C（版本4.10规范）。
符合DFI版本4.0或5.0规范。
支持多达16个AXI端口，数据宽度可达512位。
支持AXI写入和读取通道的可控未完成事务。
支持端口内仲裁和多端口仲裁。
支持用户可编程页面策略。•关闭页面策略•打开页面策略
支持错误检查和纠正（ECC）。
支持ECC错误重试，重试限制由用户控制。
支持ASIC和FPGA中的高时钟速度。
支持写入和读取路径的低延迟。
支持重新排序事务以提高性能。
根据规范支持所有HBM2E命令。
支持2和4的突发长度。
支持所有接口组。
支持可编程的读/写延迟计时。
支持银行分组。
支持DRAM时钟禁用功能。
支持低功耗控制功能。
支持数据位启用/禁用功能。
每个通道支持8、16、32和64个存储体。
支持1:2 MC与PHY频率比。
每个堆栈最多支持8个通道。
支持扩展寻址。
支持延长写入延迟和读取延迟。
支持所有模式寄存器编程。
支持写入和读取的数据总线反转（DBI）。
支持传统模式和伪信道模式操作（伪信道模式为64 DQ宽度）。
支持自刷新模式。
支持1GB至128 GB的信道密度。
支持ECC和错误信号。
支持DFI读/写芯片选择。
支持写入数据屏蔽和数据选通功能。
支持断电功能。
支持输入时钟停止和频率变化。
支持目标行刷新模式。
支持温度补偿刷新报告。
支持IEEE标准1500。
可交付的产品
HBM2E接口在源和网表产品中可用。
源产品以纯文本Verilog交付。如果需要，还可以提供VHDL、SystemC代码。
具有Verilog测试用例的Verilog测试环境易于使用
Lint、CDC、合成、模拟脚本以及弃权文件
IP-XACT RDL生成的地址映射
固件代码和Linux驱动程序包
文档包含用户指南和发行说明。
