概述和功能介绍

这个PCIe x4 PHY IP符合PCIe 3.0基础规范，支持PIPE 4.3接口标准能够提供额外的PLL控制、参考时钟控制和内置的功率门控控制功能等功能来降低功耗。低功耗模式可进行客制化设计，这个PHY IP广泛适用于具有不同功耗限制的各种场景。PCIe PHY功能在NC-Verilog仿真软件中使用编写的测试台进行验证。
T2M提供了顶尖的、高度可配置的PCIe 3.0 PHY，符合ECN 1.0a和PCIe 3.0规范，并针对客户和企业应用程序进行客制化设计。这个PHY IP的支持8通道，能扩大吞吐量，同时支持广泛的应用程序。客户可选择使用客户端版本为更低的数据速率（Gen2）或更少的通道进行定制。此外，它还提供了L1 substates L1.1和L1.2，能够以较小的尺寸集成到具有严格功率要求的应用程序中.

功能描述

• 在SMIC 14SF+中通过硅验证与0.8V和1.8V电源。
• 与PCIe基础规格兼容
• 支持32位/16位并行接口
• 支持PCIe3（8.0Gbps）
• 向后兼容2.5Gbps和5Gbps的为
• 完全兼容PIPE4.2接口规范
• 支持100MHz差分参考时钟输入/输出（可选择使用SSC）
• ESD：HBM/MM/CDM/锁存器，最高电压为2000V/200V/500V/100mA
• 支持扩频时钟（SSC）的生成和接收从-5000ppm到0ppm
• 支持可编程发射振幅和消重，预拍摄
• 支持信标信号的生成和检测
• 生产测试支持通过高覆盖的高速BIST和环回进行优化
• 集成模端电阻和IO垫/缓冲器
• 嵌入式一、二次ESD保护

交付件

• 应用程序说明/用户手册
• 行为模型和受保护的RTL代码
• 受保护的帖子布局网表和
• 标准延迟格式（SDF）
• Synopsys库（LIB）
• LEF
• 金属GDS（GDSII）
• 测试模式和测试文档

优势

• 带有PIPE接口的物理编码子层（PCS）块
• 支持PCIe 3.1、2.1、1.1编码、后信道初始化
• 扩频时钟（SRIS）
• 支持PCIe电源管理功能，包括L1子状态；电源门控和电源岛；DFE旁路选项和电压模式Tx与下驱动电源选项
• 多通道PHY宏与单时钟和控制核心为更高的高密度