概述和功能介绍

PCIe 2.0 收发器 IP拥有PCIe 2.0 Base的全部操作，符合PIPE 3.0标准。该 IP的高速混合信号电路设计能处理PCIe 2.0 的5Gbps数据速率，并兼容PCIe 1.0 的2.5Gbps数据速率。它旨在减少功率的消耗和减小所占的面积。PCIe 2.0 IP设计可以均衡支持TX和RX，满足了各种通道环境的需求。

功能描述

• 兼容PCIe基础规范
• 完全兼容PIPE3.0接口规范
• 独立通道断电控制
• 实施接收器均衡 Adaptive-CTLE 以补偿插入损耗
• 支持16位/32位并行接口
• 支持 PCIe gen1(2.5Gbps) 和 PCIe gen2(5.0Gbps)
• 支持灵活的参考时钟频率
• PCIe模式下支持100MHz差分参考时钟输入或输出（可选择SSC）
• 支持从 -5000ppm 到 0ppm 的扩频时钟 (SSC) 生成和接收
• 支持可编程发射幅度和去加重
• 支持PCIe模式下的TX detect RX功能
• 支持 Beacon 信号生成和检测
• 生产测试支持通过高覆盖率实时 BIST 和环回得到优化
• 集成片上终端电阻和 IO 焊盘/凸块
• 嵌入式初级和次级 ESD 保护
• ESD：HBM/MM/CDM/闩锁 2000V/200V/500V/100mA
• 硅在 TSMC 40nm ULP 中得到验证

可交付内容

• GDSII 和图层图
• 布局布线视图 (.LEF)
• 自由库 (.lib)
• Verilog 行为模型
• 网表和 SDF 时序
• 布局指南、应用笔记
• LVS/DRC验证报告