概述和功能介绍

(PCIe 3.1) x4 PHY IP 支持 PCIe Gen 3.1 传输。 符合 PCIe Rev3 基本规范，能兼容PIPE4.3接口规范。 该设计可以用于2.5 Gbps、5.0 Gbps、8.0 Gbps，三种输出数据速率（串行）和输入时钟频率为 25Mhz， 每秒 2.5、5 和 8 吉比特。 需要至少 10 个 Pad 和最大 500MHz 的时钟速度。 工作电压范围：- 2.97V-3.63V，典型值=3.3V； 0.99V-1.21V，通常=1.1V；

功能描述

• 支持 PHY 接口 (PIPE4.3) 为 USB3 MAC 层启用多个 IP 源
• 支持5.0Gbps 和10Gbps 串行数据传输速率支持16 位或32 位并行接口从串行流恢复数据和时钟
• 支持8b/10b编码器/解码器(5Gbps)、128/130编码器/解码器(BGbps)和错误指示
• 可调接收器检测以检测更坏情况的电缆
• 信标发送和接收
• 支持SSCG 功能以降低EMI 效应，可调下展幅度
• 可选择的 TX 余量、TX 去加重和信号摆幅值
• 带有内部环回测试选项的内置自测试
• 可编程模拟电路参数调整和内部测试控制
• 符合 PCIe Rev3 基本规范
• 硅在 TSMC 40LP 中得到验证

优势

• 低地
• 低电量
• 符合 PCIe® 3.1、2.1、1.1 和 PIPE 规范
• PCIe PHY 功能经过全面验证

应用

• 笔记本
• 智能手机
• 平板电脑
• 嵌入式移动计算
• 超便携笔记本电脑
• 汽车
• 移动多媒体
• 数字家庭
• 数字办公室
• 无线连接

可交付内容

• 应用说明/用户手册
• 行为模型和受保护的 RTL 代码
• 受保护的后期布局网表和标准延迟格式 (SDF)
• Synopsys 库 (LIB)
• 框架视图 (LEF)
• 金属 GDS (GDSII)
• 测试模式和测试文档