经过生产验证的,复杂的半导体IP核

半导体电路设计IP及配套交付件


T2M USB 8LPP工艺的USB 3.0/ PCIe 2.0/ SATA 3.0 Combo PHY IP

8LPP工艺的USB 3.0/ PCIe 2.0/ SATA 3.0 Combo PHY IP

概述和功能介绍

这个Combo PHY IP符合SATA 3.0规范的串行ATA(SATA),符合PCIe 2.0基本规范并支持PIPE接口规范PCIe,以及符合USB 3.0、USB 2.0(USB高速和全速)规范的USB。这个Combo PHY IP通过支持额外的PLL控制,参考时钟控制,和内置的电源门控控制来降低功耗。此外,这个PHY IP能够根据不同的功耗的需求进行客制化设计,拥有广泛的应用场景

 

功能描述
  • 兼容PCIe/USB3/SATA基本规范

  • 完全兼容PIPE3.1接口规范

  • 数据速率可配置为1.5G/2.5G/3G/5G/6G为不同的应用程序

  • 当启用编码/解码时,支持16位或32位并行接口

  • 当绕过编码/解码时,支持20位并行接口

  • 支持灵活的参考时钟频率

  • 在PCIe模式下支持100MHz差分参考时钟输入或输出(SSC可选)

  • 支持扩频时钟(SSC)的生成和接收从5000ppm到0ppm

  • 支持可编程的发射振幅和失重功能

  • 支持在PCIe和USB3.0模式下的TX检测RX功能

  • 支持在PCIe模式下的信标信号的产生和检测

  • 支持USB3.0模式下的低频周期信号(LFPS)生成和检测

  • 支持SATA模式下的唤醒、通信和复位(OOB)生成和检测

  • 支持L1子状态电源管理

  • 在SATA操作模式下,支持RX低延迟模式

  • 支持回路BERT和多模式BIST模式

  • HPC+0.9V/1.8V1P8M

  • ESD: HBM/MM/CDM/LatchUp2000V/200V/500V/100mA

  • SAM 8LPP工艺节点通过硅验证

交付件

  • 应用程序说明/用户手册

  • 行为模型和受保护的RTL代码

  • 受保护的帖子布局网表和标准

  • 延迟格式(SDF)

  • Synopsys库(LIB)

  • 框架视图(LEF)

  • 金属GDS(GDSII)

  • 测试模式和测试文档

应用领域

 

  • 电脑

  • 电视机

  • 数据存储

  • 多媒体设备

  • 记录器

  • 移动设备