DDR4 功能齐全、易于使用、可合成设计，兼容 DDR4 JESD79-4、JESD79-4A、JESD79-4A_r2、JESD79-4B、JESD79-4C 和 JESD79-4D （草案）规范，并符合 DFI 3.0 或更高版本规范。通过 DDR4 兼容性，这个IP能够为各种低成本器件提供简单的接口。DDR2 IP 已在 FPGA 环境中得到验证。DDR2 的主机接口可以是简单接口，也可以是 AMBA AHB、AMBA AHB-Lite、AMBA APB、AMBA AXI、AMBA AXI-Lite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone 或自定义总线。
支持 DDR4 协议标准 JESD79-4、JESD79- 4A、JESD79-4A_r2、JESD79-4B、JESD79-4C 和 JESD79-4D （草案）规范
符合 DFI 3.0 或更高版本规范。
支持多达 16 个 AXI 端口，数据宽度可达 512 位
支持 AXI 写和读通道的可控未完成事务
支持端口仲裁和多端口仲裁。
支持用户可编程页面策略
- 封闭式页面策略
-开放式页面策略
支持 ECC 错误重试，重试限制由用户控制
支持 ASIC 和 FPGA 中的高速时钟
支持低延迟写入和读取路径
支持事务重新排序以提高性能
支持高达 16GB 的器件密度
支持 X4、X8、X16 和 X32 器件
支持规格规定的所有速度等级
支持模式寄存器编程
支持即时协议和数据检查
支持可编程序言
支持阅读序言培训
支持突发命令。
支持可编程写入延迟和读取延迟。
支持 4 和 8 的可编程突发长度。
支持以下突发类型：
- 顺序
- 交错
支持多项未完成交易
支持使用 QoS 的端口内仲裁。
支持带数据屏蔽和 (DBI) 数据总线反转的写事务。
支持带（DBI）数据总线反转的读取交易。
支持细粒度刷新模式。
支持写入和读取操作的 CRC 和 ECC。
支持命令地址奇偶校验功能。
支持同步和异步芯片上终端模式
支持掉电功能和最大省电模式。
支持 1:4 控制器与 DFI PHY 频率比。
交付件
DDR4接口提供源代码和网表产品。
源代码产品以纯文本 Verilog 格式提供。如有需要，也可提供 VHDL、SystemC 代码。
容易使用的Verilog测试环境及Verilog语言编写的测试用例
Lint、CDC、综合、仿真脚本以及配套的Waiver文件
根据IP-XACT RDL 生成的地址图
固件代码和 Linux 驱动程序包 文档包含用户指南和发布说明
