pcie3.0phyip的低功耗、多通道、高性能设计旨在支持更多的应用。它完全支持广泛的pcie3.0基础应用，并符合管道4.3规范。通过集成高速混合信号电路，IP实现了8GBPS的pcie3.0流量。它与pcie2.0的5.0gbps和pcie1.0的2.5gbps的传输吞吐量保持向后兼容性。此外，它通过支持TX和RX均衡方法来适应各种信道情况。
符合PCIe 3.0基本规范
符合PIPE 4.3
支持的数据传输速率：2.5 GT/s、5.0 GT/s和8.0 GT/s
支持的物理车道宽度：x4
支持的并行接口：32位
支持的输入参考时钟：100 MHz
支持并行接口数据时钟：62.5 MHz、125 MHz和250 MHz
支持低功率操作，在电源状态P1/P2/L1 PM变电站中进行可配置设置：PLL控制、参考时钟控制和嵌入式电源门控控制
硅在台积电22ULP中得到验证
工作电压：0.9V、0.95V、1.2V和1.8V
通过近端模拟和外部环回接口以及远端模拟/数字环回接口，通过低成本内置自检（BIST）提供强大的可测试性
可交付内容
具有图层映射的GDSII电路布局数据。
说明放置和布线的LEF文件
.lib格式的时序和功率模型库
电路行为的Verilog HDL表示
带有SDF定时约束注释的电路网表
布局设计指南和最佳实践
确认布局一致性和符合设计规则的报告
