JESD204C接收器IP是一个功能强大、使用方便、可综合的设计，能够简单地集成到任何SoC或FPGA开发中。JESD204C接收器IP支持JESD204C标准，为各种低成本设备提供了一个简洁的接口。JESD204C接收器IP已经在FPGA环境中进行了验证JESD204C接收器IP接口可以支持多种协议，如AMBA APB、AMBA AHB、AMBA AXI、VCI、OCP、Avalon、PLB、Tilelink, Wishbone或自定义协议。JESD204C接收器IP的交付件括RTL代码、测试脚本和一个用于完整仿真的测试环境。
符合JESD204规范JESD204A、JESD204B.01和JESD204C
完整的JESD204C接收功能
支持高达32 Gbps的数据速率
支持可编程时钟频率，最高可达32 GHz
支持最多子类0、1、2，支持最多版本A、B和C
支持1至8条车道
每个接收器支持1到8个转换器
支持每帧1、2、4、8和16个八进制的帧大小
支持高清模式
支持每个转换器的1到32位的数据宽度
支持CF = 0和1个控制字每帧时钟周期每条链接
支持0到3个控制位支持每个转换器1到8个样本
每组多帧支持1到32帧
支持每个示例的4、8、12、16、20、24、28和32位
支持0到15个银行ID-扩展到DID
支持0到255个设备识别号
支持0至7个通道识别号码
支持10/8b解码支持66b/64b解码支持80b/64b解码
支持前向纠错（FEC）和循环冗余检查（CRC）
支持单块、多块和扩展的多块
支持报告各种错误统计数据
支持不同的服务器接口10、20、40、60位和自定义位每车道
可以启用或禁用扰频器
支持MCDA-ML（多转换器设备对齐，多通道）设备
交付件
Verilog语言编写RTL文件交付设计
Lint、CDC、综合以及配套的Waiver文件
Lint、CDC、综合报告
根据IP-XACT RDL生成的地址映射
固件代码和Linux驱动程序包
更详细的技术文档
易用的Verilog测试环境及配套Verilog测试用例
