概述和功能介绍
这个DDR PHY IP（双倍数据速率）支持DRAM类型的DDR3、DDR3L，符合最新的 JEDEC 标准。这个PHY可以以最小的延时获得高达1600Mbps的吞吐速率。这个DDR IP符合最新的JEDEC标准，并通过了硅验证。这个PHY IP 已经通过硅验证，这个设计易于集成，能够缩短客户产品研发周期加快上市.
DDR PHY 是 DDR 控制器和 SDRAM 之间的接口。DDR 控制器用于控制 DRAM 设备以及访问存储在这些设备上的数据。这个设计为AXI主站提供多个AXI接口，并支持DDR PHY的DFI标准规范，在DDR4/3模式下，数据速率达到1600Mbps，X8 / X16的轨道，四个功耗等级，具备写入均衡，数据训练的功能和低功耗、待机模式。DDR PHY用于控制DRAM器件以访问存储在这些器件中的数据，为DDR3L、DDR4和DDR3提供SSTL135、POD12和LVSTL接口.
DDR4、DDR3、DDR3L PHY具有高性能、低延迟、低面积、低功耗的特性，易于集成在客户的产品中，交付件以硬件 DDR PHY 的形式提供，主要以 GDSII 形式交付，包括集成的特定应用 DDR4/3 I/O。PHY IP基于RTL 的 PHY，拥有GDSII 的 PHY。DDR4/3 PHY连接到内存控制器的 DFI 4.0 接口，可以与控制器结合起来，形成一个完整的DDR接口解决方案.
功能描述
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支持的内存类型：DDR3/DDR3L/DDR4
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最大控制器时钟频率为 400MHz，导致最大 DRAM 数据速率为 1600Mbps
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接口： SSTL15/SSTL135/POD12
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数据路径宽度以 16 位为增量扩展
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四个模块，配置灵活：CA/DQ_X16/DQ_X8/ZQ
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可编程输出阻抗（DS）
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可编程片上端接 （ODT）
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核心电源：0.9V，I/O电源：1.5V / 1.35V / 1.2V，RX电源：1.8V
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静电放电 ： 2KV/HBM， 200V/MM， 500V/CDM
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支持ZQ校准
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每个CA模块支持4个等级
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支持写入均衡、CBT
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支持物理层内部 VREFDQ 自动决策
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读写数据路径中的每位纠偏
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企业级物联网
交付件
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用户手册
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行为模型和受保护的 RTL 代码
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受保护的帖子布局网表和
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标准延迟格式 （SDF）
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新思科技图书馆 （LIB）
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帧视图 （LEF）
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金属GDS （GDSII）
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测试模式和测试文档
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Verilog HDL
优势
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能够在在 NC-Verilog 仿真软件中使用 Verilog HDL 编写的测试台进行验证
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低功耗
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工艺尺寸面积小
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低延迟
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符合JEDEC规范，JEDEC是负责内存标准，已经定义并开发了DRAM类别，例如DDR：DDR，DDR2 / 3 / 4移动DDR：LPDDR2 / 3 / 4高带宽DRAM：HBM，HBM2 / 2E / 3）
应用领域
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固态硬盘控制器
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汽车
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应用处理器
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数字基带调制解调器
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机顶盒
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数字电视
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奥特
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监视
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多媒体
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物联网
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设置框
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监控
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存储
