这个HDMI Rx控制器IP功能齐全，易于销售。这个设计可以容易得集成到任何SOC或FPGA开发中，在各种技术中实现。HDMI Sink IP支持HDMI 1.4b/2.0b/2.1规范。它还可以支持各种主机总线接口，以便于方便地迁移到不同设计体系结构中，AHB, AHB- lite, APB, AXI, axis - lite, Tilelink, OCP, VCI, Avalon, PLB, Wishbone或定制总线。
符合HDMI1.4b/2.0b/2.1规范
完整的HDMI Sink功能。
兼容DVI和双链路DVI标准。
支持8、10、12、16位像素输出。
支持RGB, YCbCr444, YCbCr422和YCbCr420比色格式。
支持3D视频格式和4Kx2K, 5Kx2K, 8Kx4K, 10Kx4K的视频分辨率。
支持视频传输VESA DSC 1.2a的解压。
支持340 Mcsc到600 Mcsc的TMDS字符率。
支持3gbps、6gbps、8gbps、10gbps、12gbps的FRL Lane链路速率。
支持可变刷新率(VRR)和快速Vactive (FVA)。
支持HDMI规格1.4b/2.0b/2.1的信息帧和辅助数据格式
支持2、8、32声道音频格式。
在TMDS信道上支持8b10b解码。
支持固定速率链路传输，支持16b18b解码。
支持FEC (Forward Error Correction)功能。
支持高带宽数字内容保护系统(HDCP) 1.4/2.2/2.3。
支持显示数据通道(DDC)。
支持消费电子控制(CEC1.4/2.0)。
支持音频返回通道(ARC)和增强音频返回通道(eARC)发射器。
支持10bit、20bit、40bit、80bit并行接口
完全synthesizable
静态同步设计
正向边缘时钟，无内部三态
扫描测试就绪
简单的接口允许轻松连接到微处理器/微控制器设备
交付件
采用Verilog语言的RTL电路设计
Lint、CDC、综合以及配套的Waiver文件
Lint、CDC、综合报告
IP-XACT RDL生成的地址映射
固件代码和Linux驱动程序包
详细技术手册
容易使用的Verilog测试环境及Verilog语言编写的测试用例
