LPDDR3 Controller IP能支持LPDDR3的接口连接，既符合JESD209-3、JESD209-3B和JESD209-4C规范标准，也符合DFI version 3.1或更高规范标准。LPDDR3 Controller IP为各雷低成本设备提供了一个简单的接口，使它拥有了兼容性的功能。LPDDR3控制器IP在FPGA中得到验证。LPDDR3的主机接口可以是简单接口，也可以是AMBA AHB、AMBA AHB-Lite、AMBA APB、AMBAAXI、AMBA AXI-Lite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone或Custom协议等.
支持100%的LPDDR3协议标准JESD209-3、JESD209-3B和JESD209-C。
符合DFI 3.1版或更高规格。
根据规范支持所有LPDDR3命令。
支持多达16个AXI端口，数据宽度可达512位。
支持AXI写入和读取通道的可控未完成事务
支持端口内仲裁和多端口仲裁。
支持用户可编程页面策略。•关闭页面策略•打开页面策略
支持错误检查和纠正（ECC）。
支持ECC错误重试，重试限制由用户控制。
支持ASIC和FPGA中的高时钟速度。
支持写入和读取路径的低延迟。
支持重新排序事务以提高性能。
支持高达32GB的设备密度
支持X16和X32设备。
根据规范支持所有数据速率。
支持可编程读/写延迟计时。
支持突发序列。
支持所有模式寄存器编程。
支持写入数据屏蔽和数据选通功能。
支持断电功能。
支持深度断电功能。
支持写入均衡。
支持ZQ校准。
支持CA培训和DQ校准。
支持ODT（芯片上终端功能）。
完全可合成
静态同步设计
正边缘时钟，无内部三态
扫描测试就绪
简单的接口允许轻松连接到微处理器/微控制器设备。
优点
向在单个站点设计的公司提供单个站点许可选项。
为在多个站点设计的公司提供多站点许可选项。
单一设计许可证允许在单个FPGA位流和ASIC中实现IP核。
无限设计，许可证允许在无限数量的FPGA比特流和ASIC设计中实现IP核。
可交付产品
LPDDR3接口在源和网表产品中可用。
源产品以纯文本Verilog交付。如果需要，还可以提供VHDL、SystemC代码。
具有Verilog测试用例的Verilog测试环境易于使用
Lint、CDC、合成、模拟脚本以及弃权文件
IP-XACT RDL生成的地址映射
固件代码和Linux驱动程序包
文档包含用户指南和发行说明。
