LPDDR5 Controller IP功能齐全、便于使用的特点，可用于合成设计。LPDDR5 Controller IP既符合LPDDR5 JESD209-5、JESD209-5A和JESD209-56B规范标准，也符合DFI 5.0版规范标准。它为各类低成本设备提供了一个简单的接口，使它拥有了兼容性的功能。LPDDR5控制器IP在FPGA中得到验证。LPDDR5的主机接口可以是简单接口，也可以是AMBA AHB、AMBA AHB-Lite、AMBA APB、AMBAAXI、AMBA AXI-Lite、Tilelink、OCP、VCI、Avalon、PLB、Wishbone或Custom协议等.
支持LPDDR5协议标准JESD209-5和JESD209-5A规范。
符合DFI版本5.0规范。
支持多达16个AXI端口，数据宽度可达512位。
支持AXI写入和读取通道的可控未完成事务
支持端口内仲裁和多端口仲裁。
支持用户可编程页面策略。o关闭页面策略o打开页面策略
支持错误检查和纠正（ECC）。
支持ECC错误重试，重试限制由用户控制。
支持ASIC和FPGA中的高时钟速度。
支持写入和读取路径的低延迟。
支持重新排序事务以提高性能。
支持高达32GB的设备密度。
支持X8和X16设备。
根据规范支持所有速度等级。
支持模式寄存器编程。
支持可编程写入延迟和读取延迟。
支持16和32的可编程突发长度。
支持BG、8B和16B银行组织模式。
支持突发序列。
支持优化刷新。
支持刷新管理命令。
支持读取DBI和写入DBI操作。
支持多项未完成交易。
支持使用QoS的端口内仲裁。
支持WCK2CK同步操作。
支持WCK控制。
支持2:1和4:1时钟比模式。
支持CRC和ECC进行写入和读取操作。
支持命令地址奇偶校验功能。
支持写入数据屏蔽操作。
支持深度睡眠模式。
支持自刷新操作和断电模式。
支持1:4控制器与DFI PHY频率比。
支持可编程时钟频率操作。
支持频率设置点操作。
内置自检，测试内存中的所有位置，以识别受损位置。
可交付的产品
LPDDR5接口在源和网表产品中可用。
源产品在Verilog中交付。如果需要，还可以提供VHDL、SystemC代码。
易于使用Verilog测试环境和Verilog测试用例。
Lint、CDC、合成、模拟脚本以及弃权文件。
IP-XACT RDL生成的地址映射。
固件代码和Linux驱动程序包。
文档包含用户指南和发行说明。
