PCIe Gen3控制器是用于ASIC和FPGA实现的可配置和可扩展控制器。控制器P符合PCI Express 4.0和3.1/3.0规范，以及PCI Express（PIPE）PHY接口规范和AMBA®AXI™ 协议规范。IP可以配置为支持端点、根端口和双模拓扑，允许多种使用模型，并向用户提供可配置、灵活的AMBA AXI互连接口。
PCIE控制器IP以Verilog RTL形式提供，可在ASIC或FPGA中实现。使用FPGA验证了PCIE控制器IP。核心包括RTL代码、测试脚本和用于完整模拟的测试环境
符合PCIE 1.0/2.0/3.0/4.0/5.0规范
完整的PCIE控制器功能
支持PIPE接口。
与Gen1,2,3,4和5兼容
支持以下BFM模式
o根复合体
o终点
支持可配置深度的8个虚拟信道排队最多支持8个流量等级
支持多功能可配置TC到VC队列映射
支持多达8条车道的全链路速度和宽度协商
优势
完全合规、经硅验证的内核
配备Verilog测试台，并可选择购买完全先进的System Verilog测试平台
直接由设计代码的工程师提供支持。
基于RMM（重用方法手册指南）
支持所有合成工具。
应用
个人电脑
数字电视
机顶盒
企业计算、存储区域网络、网络交换机和路由器
无线和移动设备
工业、汽车和物联网
嵌入式系统
图形设备
笔记本电脑
工作站
服务器
可交付产品
verilog中的RTL设计
更详细的技术文档
易于使用Verilog测试环境和Verilog测试用例。
数字数字lP控制器，配有UVM VIP对应件和相关测试台组件以及所有文件
硬件验证平台，具有完整的合规性测试支持和错误场景支持
用于任何类型平台的数字IP控制器的位文件
