概述和功能介绍

RapidIO EndPoint 接口完全支持 RapidIO EP 同步串行接口，兼容 RapidIO Interconnect 2.2 规范。通过 RapidIO EP 兼容性，它为各种低成本设备提供了一个简单的接口。RapidIO EP IP 已在FPGA环境中通过验证。此外，这个IP还支持多种主机总线接口，可轻松应用于任何设计架构，包括AMBA APB、AMBA AHB、AMBA AXI、VCI、OCP、Avalon、PLB、Tilelink、Wishbone 或自定义总线。

功能描述

• 符合 RapidIO 互连 2.2 规范

• 支持所有能力寄存器 (CAR) 以及配置和状态寄存器 (CSR)

• 支持高链路利用率和低延迟

• 支持高效的接收和发送缓冲方案

• 支持 34 位寻址

• 支持 8 位设备 ID

•  支持所有传出数据包上的可编程源 ID

• 支持请求类事务： NREAD 和 ATOMIC set/clr/inc/dec/test 以及用于读修改写操作的 swap

• 支持写类事务： NWRITE、NWRITE_R

• 支持维护读请求和维护写请求事务

• 支持门铃和数据消息类事务

•  支持流式写类事务： SWRITE

• 支持连续数据包事务

• 支持并行数据包事务

•  支持以下物理层功能

  • 通过集成收发器支持 1x/2x/4x 串行通道

  • 每个通道支持 1.25、2.5、3.125、5.0 和 6.25Gbaud 的速度

  • 接收/发送数据包缓冲和错误检测

  • 自动释放已确认数据包使用的资源

  • 自动重传重试数据包

•  为每次错误检测和完整的串行信息接收提供中断支持

• 完全可合成

•  静态同步设计

• 正边沿时钟和无内部三态

• 扫描测试就绪

•  接口简单，可轻松连接到微处理器/微控制器设备。

交付件

•  RapidIO EndPoint 接口提供源代码和网表产品。

•  源代码产品以纯文本 Verilog 格式提供，也可提供 VHDL、SystemC 代码。

•  易于使用的 Verilog 测试环境与 Verilog 测试用例

• Lint、CDC、合成、仿真脚本与Wavier文件

• 根据IP-XACT RDL 生成的地址图

•  固件代码和 Linux 驱动程序软件包

• 文档包含用户指南和发布说明。