D16950是通用异步收发器（UART）的软核，与OX16C950功能完全相同。这个IP能够在UART和FIFO两种模式下进行串行传输。在FIFO模式下，内部FIFO被激活，允许在接收和传输模式下存储128字节（接收FIFO中每字节还有3位错误数据）。此外，这个IP能够对从外设设备或调制解调器接收到的数据字符进行串并转换，同时也可以对从CPU接收到的数据字符进行并串转换。处理器可以在功能操作期间的任何时间读取UART的完整状态。报告的状态信息包括UART正在执行的传输操作的类型和条件，以及任何错误条件（奇偶校验、溢出、帧或中断中断）。
D16950的交付件集成了可编程的比特率发生器，支持时序参考时钟输入按照1到(216-1)的除数分频，并产生n×时钟用于驱动内部发射机逻辑，还可以使用此n×时钟驱动接收机逻辑。此外，这个IP还集成了完整的调制解调器控制功能和处理器中断系统。可以根据客户的要求编程中断，从而减少处理通信链路所需的计算。D16950核心包括所有（16450、16550、16650和16750）功能和附加功能。D16950具有ICR寄存器，提供了UART工作配置的附加功能。数据传输可以通过连接到RI（用于收发器）或DSR（仅用于接收器）引脚的外部时钟来同步。NMR寄存器允许启用带或不带特殊字符的9位模式传输。可以通过触发电平寄存器来控制对FIFO的写入和读取。触发电平寄存器可以设置从1到127的任何值。
在FIFO模式下，有选择的自动流控制功能，可以显著减少软件负载，并通过控制RTS输出和CTS输入信号来自动提高系统效率，通过控制串行数据流。
该核心非常适用于UART核心和微控制器由相同的时钟信号驱动并在同一ASIC或FPGA芯片内实现的应用程序。然而，它也是用于独立实现的专有解决方案，其中需要在单个芯片内实现多个UART并由一些外部芯片驱动。由于具有通用接口，D16950核心的实现和验证非常简单，只需在完整系统中消除一些时钟树即可。与我们的所有UART核心一样，D16950包含了完全自动化的测试台和完整的测试集，可以在SoC设计流程的每个阶段轻松进行包验证。这种高效的解决方案是一种技术无关的设计，可以在各种工艺技术上实现。
兼容16450、16550、16650、16750和16950 UARTs的软件
配置能力
单独的可配置的BAUD时钟线
多数投票逻辑
两种操作模式： UART模式和FIFO模式
在FIFO模式下，发射机和接收机每个都用128字节的FIFO进行缓冲，以减少呈现给CPU的中断次数
在UART模式下，接收机和发射机是双缓冲的，以消除CPU和串行数据之间精确同步的需要
可配置的FIFO大小高达512级
向串行数据中添加或删除标准异步通信位（启动、停止和奇偶校验）
独立控制的传输、接收、线路状态和数据集中断
错误启动位检测
16位可编程波特发生器
独立接收器时钟输入
MODEM控制函数（CTS、RTS、DSR、DTR、RI、DCD）
通过RTS和CTS进行可编程硬件流控制
使用DTR和DSR的可编程流量控制
使用XON/XOFF的可编程带内流量控制
可编程的特殊字符检测
TX和RX FIFO的触发器级别
中断和自动的带内和带外流量控制
完全可编程的串行接口特性：
5、6、7、8或9位字符
偶数、奇数或无奇偶校验位的生成和检测
1、1.5或2停止位生成
内部波特发生器
对接收机FIFO中的不良数据的检测
时钟预调节器从1到31,875
增强的同步时钟选项
9位数据模式
软件重置
完整的状态报告功能
通信链路故障隔离的回路控制
中断、奇偶校验、溢出、帧误差模拟
断线线的产生和检测。内部诊断功能：
AMBA - APB总线
阿尔特拉阿瓦隆巴士
Xilinx OPB总线
全优先级的中断系统控制
可用的系统接口包装器：
完全可合成
静态同步设计，无内部三态设计
交付件
源代码：
VHDL源代码或/和
VERILOG源代码或/和
FPGA网络列表
VHDL/实时测试台环境
主动-高密度脂蛋白自动模拟宏
NCSim自动模拟宏
模拟模型自动模拟宏
具有参考响应的测试
技术文件
安装注意事项
HDL核心规范
数据表
合成脚本
示例应用程序
技术支持
IP核心实施支持
3个月维护
交付IP核心和文档更新、次要版本和主要版本的更改
电话和电子邮件支持
Applications
